N4C достигается за счет оптимизации производственного процесса. Это включает в себя сокращение количества этапов (маскирующих слоев) и изменение дизайна ключевых компонентов (стандартных ячеек и SRAM) для уменьшения размера и сложности чипа.
Ожидается, что эти изменения позволят сократить производственные затраты на 8,5%. Кроме того, уменьшение размера матрицы может потенциально повысить производительность, то есть увеличить количество полезных чипов на одной пластине.
Однако возникает вопрос о совместимости с существующими разработками. Хотя N4C имеет ту же инфраструктуру проектирования, что и N4P, неясно, можно ли будет легко перенести проекты из N5/N4.
Несмотря на эту неопределенность, N4C представляет собой привлекательный вариант благодаря преимуществу в стоимости. Это особенно актуально, учитывая высокую стоимость 3-нм технологий, которые обеспечивают лишь незначительный прирост производительности по сравнению с N4P.
TSMC ожидает, что серийное производство чипов N4C начнется в 2025 году.
